<본딩기술>
과거에는 소자의 종류가 CPU 와 메모리 정도로 적었지만,
모바일과 웨어러블 시장 등이 커지면서 공간적 제약을 이겨내기 위한 방식으로 SoC(System on Chip)이 소개되었다.
칩렛(Chiplet) 기술은 기존 칩에서 필요한 기능을 각각 분리하여 작은 칩으로 따로 제조한 뒤에 하나로 합치는 이종 집적 방식이다.
1. 와이어 본딩(Wire Bonding)
전기적 통로 확보를 위해 와이어를 이용하는 가장 오래되고 전통적인 본딩 방식
컨벤셔널 패키징 방식으로, 웨이퍼를 칩 단위로 잘라 패키지 공정을 진행
칩의 본딩 패드에 1차, 캐리어 패드에 2차로 본딩해 연결하는 다리 역할을 수행
초기 캐리어 기판은 Π자 모양의 리드 프레임을 사용했으나
반도체 집적도가 높아지면서 약 200개의 핀에서 한계에 부딪혔고
현재는 PCB를 주로 사용
패드를 와이어로 연결하는 방식은 크게 세 가지로, 열압착, 초음파, 열과 초음파 모두 이용하는 복합 방식이 있다.
와이어 소재
골드 와이어: 전류의 흐름이 원활하고 부식에 강한 화학적 안정성을 갖춤
알루미늄 와이어: 골드 와이어 에 비해 직경이 커서 피치가 넓지만, 골드 와이어를 사용할 수 없는 고온 패키지 나 초음파 방식에 적합
구리 와이어: 가격이 저렴하지만 경도가 높아 패드 하부 막질에 크랙이 발생할 가능성이 높다
와이어 본딩은 칩의 I/O 밀도가 늘어나면서 와이어를 연결할 면적 확보가 어려워지고,
와이어의 길이 때문에 신호 전달 속도가 느려 이후 세대인 플립 칩 본딩에 대체
2.1 플립 칩 본딩(Flip-Chip Bonding)
플립 칩 본딩 이후 기술들은 패키지 공정 일부 또는 전체를 웨이퍼 레벨로 진행하고, 나중에 단품으로 자른다.
플립 칩 본딩은 IBM 에서 개발한 기술로 1960 년대 말부터 사용되어 왔다.
다이 본딩(Die bonding)과 와이어 본딩을 합친 형태로
칩 패드 위에 범프를 형성해 칩과 기판을 연결하는 방식이다.
과거 다이 본딩을 할 때는 패키지 기판 위에 접착제를 눌러 짠 후, 그 위에 칩 전면이 위로 향하도록 올려놓았다.
플립 칩 본딩의 경우 먼저 칩의 패드에 솔더볼이라는 범프를 붙인 후(bumping) 칩의 전면이 아래로 향하도록 뒤집어(flip) 기판 위에 올려놓는다.
이후 리플로우 장비에 통과시켜 접착제/솔더 볼을 녹인 후 냉각하여 칩과 기판을 고정하는 과정은 동일하다.
플립 칩 본딩은 입출력 단자(I/O) 핀의 개수와 위치가 와이어 본딩에 비해 제약이 없고, 전기 신호가 전달되는 경로가 짧다.
와이어 본딩은 칩 위의 금속 패드 배치가 1 차원적이기 때문에 가장자리 혹은 센터로 위치가 한정되나,
플립 칩 본딩은 2차원 배열로 금속 패드의 수가 제곱배로 늘어난다.
쉽게 말해 와이어보다 볼이 짧고 면to면으로 접하기 때문에 신호 전달면에서 더 우수할 수밖에 없다.
최근 플립칩 본딩에서 주목받고 있는 범프는 CPB(Copper Pillar Bump)이다.
CPB 기술은 일본 Fujitsu의 CSP 패키징에서 처음 도입되어
2010년 TI 와 Amkor의 Copper Pillar Flip Chip Packaging 기술로 소개되었다.
Amkor 의 CPB 기술의 장점은
1) TSV 와 CoC(Chip on Chip)와 같은 40μm 이하의 초미세피치 및 최첨단 패키지에 적용 가능
2)기판 층수를 줄여 설계 단계에서의 비용 절감이 가능하고,
3)electromigration이 뛰어나 대전류용 소자에 이용이 가능하며
4)Low-k 디바이스에 이용가능하다
일본 기업 중에는 하이엔드 패키지 제조업체인 신코전기공업 (Shinko Electric Industries)이 해당 기술을 제공
CPB는 솔더 범프 아래 구리 기둥(Post)을 세워 칩과 기판 간격을 넓게 유지하고 솔더 범프 크기는 줄인 구조이다.
이렇게 하면 범프 사이 pitch 가 줄어 범프끼리 붙는 쇼트(short)의 발생을 보완할 수 있다.
2016년에는 국내 장비업체 제우스가 틴실버(SnAg)도금 약품 상용화에 성공한 바 있다.
해당 시장은 미국의 다우케미칼과 일본의 이사하라가 독점하고 있던 시장으로, SnAg 도금 재료를 이용해 범프를 직접 형성하거나 구리 범프 표면을 둘러싸는 역할을 한다.
미세 pitch 에서 접합 공정성과 신뢰성을 높일 때 쓰인다.
3. WLCSP(Wafer Level Chip Scale Package)
플립 칩 본딩과 유사한 기술로 WLCSP(Wafer Level Chip Scale Package)가 있다.
CSP(Chip Scale Package)는 칩과 기판의 크기를 비슷하게 구성해 BGA(Ball Grid Array)보다 작은 것이 특징
칩을 웨이퍼 위에 서브스트레이트 없이 배선과 솔더 볼을 형성시켜 패키지를 완성하는 방식이 WLCSP 이다.
WLCSP는 배선과 솔더 볼을 웨이퍼 위에 바로 부착하는 팬인(Fan-In) WLCSP와 칩보다 큰 패키지에 배선을 형성하여 솔더 볼을 부착하는 팬아웃(Fan-Out) WLCSP 로 분류
팬(Fan)이란 칩의 크기를 의미
팬인(Fan-In): 칩 크기가 패키지 크기와 같고 칩 내 솔더볼이 구현된 것
팬아웃(Fan-Out): 칩보다 패키지가 커서 솔더 볼이 칩 밖에도 구현 된 것
WLCSP 의 팬인과 팬아웃 공정의 공통점은 기판과 같은 매개체 없이 솔더볼 위에 칩을 바로 붙일 수 있다는 점이다.
이에 따라 배선의 길이가 줄어들어 전기적 특성이 향상되고 두께가 얇기 때문에 더 많은 적층이 가능하다.
다이 크기가 비교적 컸던 과거에는 다이의 크기 만한 면적에 솔더 볼이 충분히 들어갈 수 있어 팬인 방식을 사용해도 전기적 연결에 크게 문제가 없었다.
하지만 다이가 미세화되면서 솔더 볼의 크기도 작아져야 하는데, 기업 입장에서 표준이 정해져 있는 볼과 그 레이아웃을 매 제품마다 새로 정할 수 없는 노릇이 었다. 뿐만 아니라 팬인은 웨이퍼를 자르지 않은 채 패키징 후 절단하는 방식이라, 양품이 아닌 칩까지도 패키징 되어버리기 때문에 수율을 저해하는 문제도 있었다.
팬아웃은 어찌 되었던 최소한 같은 숫자의 입출력 단자를 연결해야 하기 때문에 칩 바깥쪽에도 솔더 볼을 배치시켜 칩 크기보다 크게 패키징 방식으로 발전했다.
간단히 과정을 설명하면, 웨이퍼를 자른 후 글래스 캐리어 위에 구리 기둥을 세운다. 몰딩할 때 쓰이는 에폭시가 휨 현상(warpage)을 일으키지 않도록 하기 위함이다. 이후 다이를 캐리어 위에 간격을 여유있게 두어 뒤집어서 올린 후 에폭시로 몰딩을 한다. 웨이퍼 후면을 평탄화하고 나서 베어 다이(bare die) 자체를 일정 간격으로 배열한 후 웨이퍼 형태로 몰딩한다. 마지막으로 캐리어를 제거하 고 나서 재배선 패터닝과 솔더 볼 부착을 진행 후 절단한다.
이를 통해 전기적 이동 속도 효율을 높일 수 있다는 장점이 있고, 웨이퍼를 절단한 후 양품만을 다시 배열하여 패키징하는 방식이기 때문에 원가 절감에 유리하다.
팬아웃 공정은 Chip first와 Chip last 방식으로 다시 구분된다.
Face down 이라고도 불리는 Chip first 의 경우 이미 몇 십년 동안 발전해 온 기존의 기술인 데에 비해,
Chip last 는 아직 널리 사용되는 방식은 아니다.
이외에도 RDL 을 먼저 배치한 후 공정을 진행하는 RDL first 방식도 있다.
팬아웃 방식이 선호되는 이유는 다양한 칩을 한 디바이스에 집적하는 이종 칩 결합에 유용하기 때문. 기능에 따라 다른 다이를 추가하거나 제외하는 유연한 설계가 가능해 시장에 빠르게 대응. 현재는 다이 집적 기술뿐만 아니라 정밀한 RDL 생성이나 휨 현상 방지 기술 등이 연구 중
WLP 는 더이상 substrate 를 필요로 하지 않는다. 이에 TSMC 는 FO-WLP 기술 을 통해 칩 제조부터 패키징까지 직접 수행하게 되었다. 작지만 집적도가 높은 칩을 구현할 수 있는 이 기술로 TSMC 는 2016 년 9 월에 출시된 애플의 아이폰 7 AP 칩을 독점 공급
칩 제조만 하던 TSMC 가 InFO 라는 팬아웃 기술을 성공적으로 선보인 후 새로운 고객사와 패키징 수익까지 모두 흡수
국내 OSAT 기업들 가운데 팬아웃 기술을 보유하면서 매출이 발생하고 있는 기업은 네패스
2014 년부터 FO-WLP 양산을 시작한 네패스는 자회사인 네패스 디스플레이가 보유한 TSP(터치스크린패널) 장비 기술을 접목하여 FO-PLP(Panel Level Packaging) 기술을 개발했다.
올해 4월에는 3D IC 제조를 위한 핵심 소재와 공정 기술을 개발하여 AI 반도체 시장에의 진입을 준비
팬아웃 기술의 집적도를 한층 높여준 핵심 기술로 RDL 공정과 메가필라(Mega Pillar) 도금을 들 수 있다.
RDL: 실리콘 칩 위 밀도가 높은 연결부를 PCB 의 저밀도 연결부와 연결하는 역할
PCB로 신호를 접속하게 하려면 여러 층 의 RDL 이 필요하다. 아래 그림처럼 상단 다이의 솔더 범프를 메가필라 위에 두 고, 솔더 리플로우 공정을 통해 연결이 이루어진다.
메가필라: 표준 CPB 에 비해 5 배 길고 더 넓은 크기를 가진다. 따라서 균일한 높이나 평평한 표면을 생성하기가 더 어렵다. 미국의 램 리서치(Lam Research) 는 뒤랑달(Durendal)이라는 특수한 공정을 통해 이러한 문제점을 극복하고, 세 이버(SABRE) 3D 설비에 해당 기술을 탑재하여 생산하고 있다.
3. TSV 본딩(Through Silicon Via Bonding)
와이어 본딩의 고질적 단점인 와이어의 개수, 위치, 신호 전달 속도를 극복
칩 외부로 와이어를 연결 하던 방식에서 칩 내부에 구멍을 뚫어 수직으로 연결하는 방식
TSV 본딩은 2000년 초반 기술 개발을 시작으로 2011 년 자일링스(Xillinx)의 2.5D FPGA 에 처음 적용
TSV 공정은 SiP(System in Package)의 장점을 가지면서 SoC(System on Chip)만큼 성능 향상이 가능
칩 간 인터커넥션 감소로 고밀도 저전력의 얇고 빠른 속도를 가진 패키지 구현이 가능
하지만 이종 칩을 적층하면 불량 발생 가능성이 높아지고, 대규모 투자 비용을 요구
현재 TSV 본딩을 적용한 제품은 대표적으로 HBM(High Bandwidth Memory)과 CIS가 있다.
먼저 적용된 제품은 CIS(CMOS Image Sensors)인데 과거에는 시스템 반도체 위에 수광소자(픽셀)이 적층된 2-Stack 센서 형태였다. 하지만 삼성의 갤럭시S9부터는 픽셀-시스템 반도체-LPDDR4의 3-Stack 형태로 DRAM이 추가 탑재되었다.
HBM 과 GPU 2.5D 패키징 제품의 원가 구조를 보면 DRAM의 TSV 적층에만 개당 16~20 달러가 들어간다.
수 μm 수준의 via를 일정한 간격으로 많이 뚫는 것도 어렵지만, 다이를 정확히 쌓아 균일하게 via를 뚫는 것도 쉽지 않은 과정이다.
TSV 공정에 들어가는 실리콘 인터포저는 24~30 달러로 가격이 더 높다.
인터포저는 수동 인터포저에서 능동 인터포저로 기능이 확장되었다.
기존에는 배선용 RDL의 기능만 가졌다면, 능동 인터포저는 전원을 포함하는 형태로 구현 되어 DC/DC 컨버터, Power Supply 와 Regulator 등이 포함된다. 이에 따라 기존 PCB나 유기 기판에 비해 전도성과 방열 면에서 우수한 성질을 갖게 되었다.
인터포저의 종류로는 실리콘 인터포저와 유기(Organic) 인터포저가 있다.
실리콘 인터포저 2.5D 방식은 프로세서와 메모리 등의 다이를 플립 칩 형태로 실리콘 인터포저에 부착한 후, 이를 다시 플립 칩 형태로 BGA 기판에 붙이는 방법이다. 프로세서와 메모리, 기타 부품의 상호 연결성을 높여 성능을 개선할 수 있다. 실리콘 생산 라인에서 제조되기 때문에 메모리와 프로세서의 routing density를 일치시킬 수 있다.
패키지 기판과 결합 시 성능 저하가 일어날 확률이 현저히 적다.
2.5D 패키지로 구현된 프로세서로는 인텔, AMD, 엔비디아, 구글, 브로드컴 등이 생산하고 있다.
유기 인터포저는 실리콘 인터포저에 비해 원가가 낮다.
데이터의 이동 속도보다 칩의 소형화에 중점을 두어 고밀도 상호 연결을 담당한다. 삼성전자와 일본의 Shinko 가 대표적으로 유기 인터포저를 도입한 기술을 활 용한다.
4. 하이브리드 본딩(Hybrid Bonding)
하이브리드(hybrid) 라는 단어가 붙은 이유는 유전체(Dielectric, SiOx)와 금속(Metal, Cu)이라는 성질이 서로 접착하는 본딩 방식이기 때문
통상적으로 여기서 칭하는 유전체는 산화막(SiO2)을 뜻하고 금속은 구리(Cu)를 의미
유전체-유전체, 구리-구리끼리 접착하되 서로의 접착을 방해하지 않는 것
기존의 본딩 방식과 다른 점은 솔더볼이나 구리 필러가 붙은 범프가 없는 범프리스라는 점이다. 대신 웨이퍼의 유전체 사이사이에 구리로 만들어진 커넥팅 포인트를 만들어 그 포인트들을 바로 본딩하는 방식을 사용한다.
이러한 특성 때문에 하이브리드 본딩 말고도 범프리스 본딩, 다이렉트 본딩, 카파 투 카파 본딩이라는 이름으로 불리기도 한다.
와이어에서 솔더볼, 솔더볼에서 구리 기둥을 붙인 카파 필러까지 단위 면적당 I/O 를 늘려왔 지만 더 감당할 수 없을 정도로 많은 데이터 연산량을 필요로 하는 시대가 도래.
이 과정에서 인터포저를 이용한 2.5D 패키징, TSV를 이용한 3D 패키 징 기술이 활용되었지만 결국 궁극적으로는 범프 없이 칩과 칩을 붙여 데이터 전송 거리를 줄이는 방향으로 발전하고 있다
현재 상용화된 하이브리드 본딩 기술은 피치가 아주 작은 μm 단위의 구리 범프를 접합해 본딩
범프 크기를 비교할 때는 피치(pitch)라는 단위를 사용하는데, 넓은 의미로 반복되는 패턴과 패턴 사이의 기본 간격을 의미한다.
본딩에서는 볼이나 범프를 입출력 단자(I/O)라고 하고 피치는 center-to center 간격을 의미한다.
팬 인 공정에서의 솔더 범프 피치가 300μm 이고 플립 칩 기술로 넘어오면서 1/2 이하로 감소했다. 이 때 배치 가능한 I/O 는 제곱밀리미터당 50 개다. 이후 카파 필러 범프를 활용한 팬 아웃 패키징과 인터포저 본딩은 제곱밀리미터당 400 개의 I/O 를 배치할 수 있었고 이에 따라 피치도 획기적으로 감소했다. 3D 하이브리드 본딩 기술로 피치는 한 자릿수로 줄었고 제곱밀리미터당 1 만개에서 100 만개까지 배치할 수 있을 것으로 전망
하이브리드 본딩 기술을 실제 도입한 사례로는 TSMC의 3D SoIC와 인텔의 포베 로스 다이렉트
SoIC(System on Integrated Chip) 기술은 3D 칩렛(Chiplet) 기술이다.
칩렛 기술은 하나의 다이로 칩을 만들지 않고 2 개 이상으로 나누어 여러 기능을 갖춘 칩을 결합하는 기술이다.
3D 칩렛은 이러한 칩들을 평면이 아닌 적층한 형태로, 크기가 작고 성능이 우수하다.
더 효율적인 적층을 위해 TSMC 는 하이브리드 본딩 기술을 도입했고 이에 따라 집적도를 15 배 이상, 성능을 50~80% 이상 개선할 수 있었다.
SoIC 기술은 CoW(Chip on Wafer)와 WoW(Wafer to Wafer)로 세분화되는데,
KGD(Known Good Die)를 선별할 수 있는 CoW 기술의 수율이 WoW 에 비해 높은 편이다.
WoW 는 throughput이 높으나 현재는 CMOS 와 MEMS 제품군에 적용되고 있다.
인텔의 포베로스 다이렉트(Foveros Direct)는 기존의 포베로스 옴니(Foveros Omni)의 보완 제품으로 범프 피치를 10μm 이하로 구현한 기술이다. TSMC 와 마찬가지로 칩렛이라는 개념을 도입했는데, TSMC 와 다르게 칩렛의 자체 제조 공정을 갖추어 원가 절감에 유리하다. 포베로스 다이렉트는 이전 모델에 비해 I/O 밀도가 획기적으로 증가했고, 다이의 모듈화를 강화하여 다양한 사이즈의 다 이를 집적할 수 있게 개선했다.
하이브리드 본딩 기술은 오랜 기간 일부 상위 파운드리 업체와 IDM 업체들만이 진입할 수 있는 영역이 될 것으로 예상
전공정의 팹 테크 (Fab Tech)가 적용되는 과정이 있어 높은 수준의 정밀함이 요구
본딩을 하기 전에 CMP 공정을 통해 평탄화가 선행되어야 하고, 정확한 계측을 통해 얹어야 하며, 얹고 나서도 플라즈마를 활용한 공유결합(Covalent Bond)으 로 결합
하이브리드 본딩을 크게 4 가지 과정으로 나누면 1)다이의 표면 가공 → 2)다이 와 웨이퍼의 표면 활성화 → 3)다이와 웨이퍼의 본딩 → 4)어닐링으로 나눌 수 있다. 이 중 전공정의 영역은 1)의 CMP 와 2)의 플라즈마 활성화, 그리고 4)의 어닐링 공정이 있다. 먼저 다이와 웨이퍼를 CMP 공정을 통해 유전체와 금속을 평탄화한 후 부착해야 한다. 연마를 통해 구리 컨택을 만들어 두면 정밀하게 카 파와 칩 다이의 카파를 맞닿게 올려야 하는데, 이 때는 진공 플라즈마 챔버에서 공유 결합이 이루어져야 한다. 접착 재료나 열과 압력이 아닌 플라즈마로 맞닿을 표면을 활성화하며 이는 EV Group 의 장비가 대표적이다. 본딩 이후에는 어닐링 단계를 거치는데, 저온과 고온 열처리를 차례로 거치면서 완전히 맞닿게 된다. TSMC 는 Applied Materials 의 CMP 장비를 도입하여 인라인 생산을 하는 것으 로 알려져 있다. Applied Materials 는 네덜란드의 후공정 장비 업체인 BESI 와 협 약하여 D2W 하이브리드 본딩 장비를 개발 중이다. 뿐만 아니라 EVG(EV Group)과 함께 W2W 하이브리드 본딩 장비를 공동 개발하고 있다.
